1. 從一次調(diào)試失敗說(shuō)起為什么“握手”比想象中復(fù)雜最近在調(diào)試一個(gè)基于Zynq平臺(tái)的圖像處理模塊時(shí)我遇到了一個(gè)典型的“握手”失敗問(wèn)題。模塊內(nèi)部使用AXI Stream接口進(jìn)行數(shù)據(jù)傳輸理論上只要發(fā)送端Master拉高tvalid接收端Slave拉高tready數(shù)據(jù)就能順利傳遞。但在我的仿真波形里卻反復(fù)看到tvalid和tready信號(hào)像兩個(gè)害羞的人總也握不上手——要么tvalid早早舉起tready卻遲遲不來(lái)要么tready已經(jīng)就位tvalid又突然消失。更詭異的是在某個(gè)特定數(shù)據(jù)包傳輸后整個(gè)DMA通道會(huì)卡死狀態(tài)機(jī)不再推進(jìn)。這讓我不得不停下來(lái)重新審視這個(gè)看似簡(jiǎn)單的“握手打拍”過(guò)程。我相信很多剛接觸FPGA設(shè)計(jì)或者高速接口協(xié)議的朋友都曾有過(guò)類似的困惑。我們看協(xié)議文檔握手無(wú)非就是“有效valid”遇見(jiàn)“就緒ready”一拍即合。但在真實(shí)的、有時(shí)序要求的硬件世界里尤其是在處理跨時(shí)鐘域、流水線停頓、背壓Backpressure和多主多從仲裁時(shí)這個(gè)簡(jiǎn)單的握手會(huì)變得異常微妙。一個(gè)處理不當(dāng)輕則性能下降數(shù)據(jù)吞吐率遠(yuǎn)低于理論值重則像我的案例一樣引發(fā)死鎖系統(tǒng)掛起。網(wǎng)絡(luò)上那些熱門(mén)的錯(cuò)誤提示比如“PSE or power source not ready”、“cannot find a valid baseurl”、“not a valid Win32 application”其內(nèi)核邏輯的抽象與硬件握手中的“valid/ready”狀態(tài)判斷有著驚人的相似性都是在等待某個(gè)必要條件ready被滿足或者確認(rèn)某個(gè)提供物valid是有效的。今天我們就拋開(kāi)那些復(fù)雜的協(xié)議條文從一個(gè)實(shí)踐者的角度深入聊一聊這個(gè)“簡(jiǎn)單的握手打拍技巧”。我會(huì)結(jié)合AXI、AXI Stream這些常見(jiàn)協(xié)議但更重要的是分享背后的設(shè)計(jì)思想和那些手冊(cè)上不會(huì)寫(xiě)的“坑”。無(wú)論你是在寫(xiě)Verilog實(shí)現(xiàn)一個(gè)FIFO還是在集成一個(gè)IP核理解如何穩(wěn)健、高效地實(shí)現(xiàn)握手都是寫(xiě)出可靠硬件邏輯的基本功。2. 握手協(xié)議的本質(zhì)一次關(guān)于“能力”與“意愿”的對(duì)話在深入技巧之前我們必須先統(tǒng)一思想握手協(xié)議到底是什么你可以把它想象成兩個(gè)人之間的一次物品傳遞。一個(gè)人Source源手里有東西要給valid1另一個(gè)人Destination目的必須同時(shí)伸手準(zhǔn)備接ready1這個(gè)傳遞動(dòng)作才能在某個(gè)約定的時(shí)刻通常是時(shí)鐘上升沿發(fā)生。這里有兩個(gè)核心狀態(tài)信號(hào)Valid 有效由數(shù)據(jù)發(fā)送方斷言。它表示“我當(dāng)前提供的數(shù)據(jù)是有效的你可以拿”。valid1是一個(gè)承諾意味著數(shù)據(jù)總線上的信號(hào)是穩(wěn)定且可用的。它關(guān)注的是“數(shù)據(jù)本身的狀態(tài)”。Ready 就緒由數(shù)據(jù)接收方斷言。它表示“我當(dāng)前有能力且愿意接收數(shù)據(jù)”。ready1是一個(gè)邀請(qǐng)意味著接收方的緩沖區(qū)有空位或處理單元已空閑。它關(guān)注的是“接收方的狀態(tài)”。傳輸發(fā)生的唯一時(shí)刻是時(shí)鐘上升沿采樣到valid ready 1。我稱之為“握手成功拍”。這是一個(gè)黃金準(zhǔn)則。很多初學(xué)者會(huì)誤以為valid和ready只要同時(shí)為高就會(huì)傳輸忽略了時(shí)鐘的同步作用。在同步設(shè)計(jì)中一切都是以時(shí)鐘為節(jié)拍進(jìn)行的。那么valid和ready的時(shí)序關(guān)系有哪些可能呢這決定了握手的“風(fēng)格”也直接影響模塊的性能和設(shè)計(jì)復(fù)雜度Valid先于Ready Valid-before-Ready發(fā)送方先準(zhǔn)備好數(shù)據(jù)valid1然后等待接收方給出ready1。這是最常見(jiàn)、最直觀的方式。發(fā)送方需要能夠承受等待通常意味著其前端要有緩沖如FIFO來(lái)暫存數(shù)據(jù)否則數(shù)據(jù)會(huì)丟失。這種模式對(duì)接收方最友好接收方可以按自己的節(jié)奏拉高ready。Ready先于Valid Ready-before-Valid接收方先表明自己已就緒ready1然后等待發(fā)送方提供有效數(shù)據(jù)valid1。這種模式對(duì)發(fā)送方最友好因?yàn)橐坏┌l(fā)送方數(shù)據(jù)就緒可以立即無(wú)等待地發(fā)送。這要求接收方能夠持續(xù)保持“就緒”狀態(tài)或者其斷言ready的邏輯非常簡(jiǎn)單。同時(shí)變化理想情況但在實(shí)際中很難精確控制一般不作為設(shè)計(jì)假設(shè)。在AXI和AXI Stream協(xié)議中規(guī)則是寬松的valid一旦拉高必須保持到握手成功拍發(fā)生期間不能依賴ready的狀態(tài)而隨意拉低除非有更高優(yōu)先級(jí)的復(fù)位或清除。而ready信號(hào)則可以在任何周期變化它可以提前于valid拉高也可以在valid拉高后再拉高。理解并妥善處理這幾種場(chǎng)景是進(jìn)行“打拍”設(shè)計(jì)的基礎(chǔ)。3. 基礎(chǔ)打拍技巧寄存器插入與流水線平衡“打拍”在硬件設(shè)計(jì)里通常指插入寄存器Register來(lái)切割組合邏輯路徑以滿足時(shí)序要求。在握手信號(hào)傳遞路徑上我們同樣需要打拍。但這里的目標(biāo)不僅是改善時(shí)序更是為了解耦上下游實(shí)現(xiàn)流水線操作從而提高系統(tǒng)吞吐率。最經(jīng)典的場(chǎng)景是兩個(gè)通過(guò)握手協(xié)議通信的模塊它們之間的組合邏輯路徑太長(zhǎng)導(dǎo)致建立時(shí)間Setup Time違例。解決方法就是在valid、ready和數(shù)據(jù)通路上插入一級(jí)寄存器。3.1 簡(jiǎn)單的寄存器插入模型假設(shè)模塊A向模塊B發(fā)送數(shù)據(jù)我們想在中間加一級(jí)流水線寄存器Pipeline Register。這不是簡(jiǎn)單地把所有信號(hào)用寄存器存一下就行因?yàn)檫@會(huì)破壞握手協(xié)議。我們需要一個(gè)小的狀態(tài)機(jī)來(lái)控制這個(gè)寄存器組。一個(gè)可靠的單級(jí)握手流水線設(shè)計(jì)如下module handshake_pipeline_reg #( parameter DATA_WIDTH 32 )( input wire clk, input wire rst_n, // 上游接口 input wire [DATA_WIDTH-1:0] up_data_i, input wire up_valid_i, output wire up_ready_o, // 下游接口 output reg [DATA_WIDTH-1:0] dn_data_o, output reg dn_valid_o, input wire dn_ready_i ); // 寄存器狀態(tài)空、滿 reg reg_full; reg [DATA_WIDTH-1:0] data_reg; // 上游就緒邏輯當(dāng)寄存器為空或者寄存器滿但下游在本周期能接走數(shù)據(jù)時(shí)上游可以接收新數(shù)據(jù) assign up_ready_o (~reg_full) | (reg_full dn_ready_i); // 下游有效邏輯寄存器滿的時(shí)候下游數(shù)據(jù)有效 always (*) begin dn_valid_o reg_full; end // 寄存器更新邏輯 always (posedge clk or negedge rst_n) begin if (!rst_n) begin reg_full 1b0; data_reg {DATA_WIDTH{1b0}}; end else begin // 如果下游在本周期取走了數(shù)據(jù)則寄存器狀態(tài)可能變化 if (dn_ready_i reg_full) begin reg_full 1b0; // 數(shù)據(jù)被取走寄存器變空 end // 如果上游在本周期提供了數(shù)據(jù)且我們“準(zhǔn)備接收”up_ready_o在此時(shí)為1 // 注意這里使用up_ready_o的“準(zhǔn)組合邏輯”結(jié)果但用時(shí)鐘采樣其條件 if (up_valid_i up_ready_o) begin data_reg up_data_i; reg_full 1b1; // 數(shù)據(jù)被存入寄存器變滿 end // 注意上面兩個(gè)if是并行判斷的如果同時(shí)發(fā)生則相當(dāng)于數(shù)據(jù)“直通” // 即上游數(shù)據(jù)直接傳給下游寄存器在本周期內(nèi)完成一次存入和取出狀態(tài)不變。 end end // 下游數(shù)據(jù)輸出 always (*) begin dn_data_o data_reg; end endmodule這個(gè)模塊的核心是reg_full這個(gè)狀態(tài)位。它精確地反映了中間寄存器是否存有有效數(shù)據(jù)。up_ready_o和dn_valid_o都是基于這個(gè)狀態(tài)位和上下游握手信號(hào)生成的組合邏輯。在時(shí)鐘沿根據(jù)上下游的握手情況更新這個(gè)狀態(tài)位和數(shù)據(jù)。為什么這樣設(shè)計(jì)它實(shí)現(xiàn)了完全正確的握手傳遞。當(dāng)寄存器空時(shí)它立即對(duì)上游說(shuō)“我準(zhǔn)備好了”up_ready_o1當(dāng)寄存器滿時(shí)它立即對(duì)下游說(shuō)“我有有效數(shù)據(jù)”dn_valid_o1。它不會(huì)丟失數(shù)據(jù)也不會(huì)產(chǎn)生虛假數(shù)據(jù)。這是所有更復(fù)雜握手處理電路的基礎(chǔ)單元。3.2 多級(jí)流水線與吞吐率單個(gè)寄存器級(jí)可能不足以滿足時(shí)序或者我們希望獲得更高的吞吐率。這時(shí)就需要多級(jí)流水線。一種直觀的想法是將多個(gè)上述的handshake_pipeline_reg模塊串聯(lián)起來(lái)。這當(dāng)然可以工作但會(huì)引入固定的延遲Latency。更高級(jí)的技巧是設(shè)計(jì)深度為N的FIFO作為握手緩沖區(qū)。一個(gè)基于寄存器堆的同步FIFO其讀寫(xiě)指針的邏輯本質(zhì)上就是握手信號(hào)的擴(kuò)展。寫(xiě)請(qǐng)求wr_en相當(dāng)于up_valid_i up_ready_o讀請(qǐng)求rd_en相當(dāng)于dn_ready_i dn_valid_o。FIFO的空滿狀態(tài)分別決定了up_ready_o和dn_valid_o。這里的關(guān)鍵經(jīng)驗(yàn)是對(duì)于數(shù)據(jù)流系統(tǒng)吞吐率Throughput由最慢的那一級(jí)流水線決定。而延遲則由流水線的級(jí)數(shù)決定。插入握手寄存器或FIFO可以切分關(guān)鍵路徑提高時(shí)鐘頻率從而可能提高吞吐率。但盲目增加級(jí)數(shù)只會(huì)增加延遲對(duì)吞吐率的提升有上限。你需要通過(guò)時(shí)序分析看關(guān)鍵路徑報(bào)告來(lái)確定需要在哪些路徑上打拍。4. 高級(jí)場(chǎng)景與常見(jiàn)“坑”的應(yīng)對(duì)策略掌握了基礎(chǔ)打拍我們面對(duì)真實(shí)項(xiàng)目中的復(fù)雜場(chǎng)景時(shí)才能游刃有余。下面分享幾個(gè)我踩過(guò)坑的高級(jí)場(chǎng)景。4.1 跨時(shí)鐘域握手從脈沖同步到異步FIFO當(dāng)發(fā)送方和接收方處于不同時(shí)鐘域時(shí)valid和ready信號(hào)不能直接傳遞否則會(huì)因亞穩(wěn)態(tài)導(dǎo)致系統(tǒng)行為異常。這是握手設(shè)計(jì)中最需要謹(jǐn)慎處理的部分。對(duì)于單數(shù)據(jù)或低頻脈沖信號(hào)的跨時(shí)鐘域常用的方法是“脈沖同步器”P(pán)ulse Synchronizer。但請(qǐng)注意valid是一個(gè)電平信號(hào)可能寬度不定不能直接同步。通常的做法是在發(fā)送時(shí)鐘域當(dāng)valid為高且收到來(lái)自接收時(shí)鐘域同步回來(lái)的“已接收確認(rèn)”信號(hào)為低時(shí)產(chǎn)生一個(gè)單周期脈沖。將這個(gè)脈沖同步到接收時(shí)鐘域接收方收到后將其作為自己時(shí)鐘域內(nèi)的valid信號(hào)并在處理完成后再產(chǎn)生一個(gè)確認(rèn)脈沖同步回發(fā)送方。這個(gè)過(guò)程需要狀態(tài)機(jī)控制確保一次傳輸完成前不會(huì)發(fā)起下一次。對(duì)于連續(xù)數(shù)據(jù)流唯一可靠的選擇是異步FIFO。異步FIFO的讀寫(xiě)端口分屬不同時(shí)鐘域其內(nèi)部的指針比較電路使用了格雷碼Gray Code和同步器來(lái)安全地傳遞空滿狀態(tài)。你不需要自己從頭實(shí)現(xiàn)一個(gè)健壯的異步FIFO這很容易出錯(cuò)應(yīng)該使用FPGA廠商提供的IP核如Xilinx的FIFO Generator或者經(jīng)過(guò)驗(yàn)證的開(kāi)源版本。一個(gè)真實(shí)的坑我曾試圖用雙寄存器同步法直接同步valid信號(hào)去控制一個(gè)跨時(shí)鐘域的數(shù)據(jù)鎖存。結(jié)果在連續(xù)數(shù)據(jù)傳輸時(shí)偶爾會(huì)丟失或重復(fù)一個(gè)數(shù)據(jù)。原因就是valid的寬度可能覆蓋多個(gè)接收時(shí)鐘周期導(dǎo)致在接收時(shí)鐘域被誤判為多個(gè)有效脈沖。跨時(shí)鐘域問(wèn)題沒(méi)有捷徑必須嚴(yán)格使用正確的同步電路。4.2 背壓處理與反壓傳播背壓Backpressure是接收方無(wú)法及時(shí)處理數(shù)據(jù)時(shí)向上游傳遞“暫停”信號(hào)的現(xiàn)象。在握手協(xié)議中ready0就是背壓信號(hào)。處理背壓的核心在于當(dāng)你的模塊輸出ready0時(shí)必須能妥善處理上游可能繼續(xù)發(fā)來(lái)的數(shù)據(jù)valid1。對(duì)于無(wú)緩沖的模塊它必須將自身的背壓立即傳遞給上游。這就是為什么ready信號(hào)常常需要反向傳播形成一條反壓鏈。在設(shè)計(jì)時(shí)要仔細(xì)檢查這條鏈路上的邏輯延遲過(guò)長(zhǎng)的反壓路徑會(huì)成為時(shí)序瓶頸。對(duì)于有緩沖的模塊如FIFO當(dāng)緩沖區(qū)快滿時(shí)它才向上游輸出ready0。這里閾值的選擇是個(gè)經(jīng)驗(yàn)點(diǎn)。如果等到完全滿full1才拉低ready由于路徑延遲上游可能在收到ready0前已經(jīng)發(fā)來(lái)了一個(gè)數(shù)據(jù)導(dǎo)致溢出。因此通常設(shè)置一個(gè)“幾乎滿”Almost Full閾值例如深度為8的FIFO當(dāng)數(shù)據(jù)量達(dá)到6或7時(shí)就拉低ready為反壓信號(hào)的傳遞留出時(shí)間余量。4.3 AXI Outstanding傳輸?shù)奈帐挚剂緼XI協(xié)議支持Outstanding傳輸即讀/寫(xiě)地址通道可以領(lǐng)先于數(shù)據(jù)通道提前發(fā)出多個(gè)事務(wù)ID。這極大地提升了總線利用率但也讓握手變得復(fù)雜。以寫(xiě)事務(wù)為例主機(jī)可以在AWVALID/AWREADY握手成功后連續(xù)發(fā)出多個(gè)寫(xiě)地址。然后WVALID/WREADY握手傳輸對(duì)應(yīng)的寫(xiě)數(shù)據(jù)。這里的關(guān)鍵是數(shù)據(jù)通道的握手必須嚴(yán)格遵循地址通道約定的順序和ID嗎對(duì)于同一ID數(shù)據(jù)必須按地址順序送達(dá)。但對(duì)于不同ID數(shù)據(jù)可以交錯(cuò)Interleaving。從握手角度看W通道的ready信號(hào)需要更復(fù)雜的邏輯來(lái)管理。它不能簡(jiǎn)單看下游緩沖區(qū)的空位還要考慮當(dāng)前傳輸?shù)臄?shù)據(jù)ID所對(duì)應(yīng)的“信用額”Credit是否可用。這通常需要一個(gè)信用計(jì)數(shù)器Credit Counter來(lái)為每個(gè)ID跟蹤已發(fā)出地址但未完成數(shù)據(jù)傳送的事務(wù)數(shù)量。調(diào)試心得在調(diào)試AXI Interconnect或DMA的Outstanding傳輸時(shí)最容易出現(xiàn)的問(wèn)題是死鎖。例如一個(gè)從機(jī)對(duì)所有通道的ready都置0導(dǎo)致主機(jī)卡住。此時(shí)需要仔細(xì)檢查波形看是哪個(gè)通道、哪個(gè)ID卡在了哪里。善用仿真器的協(xié)議檢查器Protocol Checker可以自動(dòng)發(fā)現(xiàn)很多違反AXI規(guī)則的行為比如valid依賴ready變化或者WLAST信號(hào)錯(cuò)誤。4.4 復(fù)位與初始狀態(tài)的一致性這是一個(gè)簡(jiǎn)單但至關(guān)重要的點(diǎn)。系統(tǒng)復(fù)位后所有握手機(jī)制的狀態(tài)必須恢復(fù)到一個(gè)確定的、空閑的狀態(tài)。這意味著所有由你控制的valid輸出信號(hào)必須為0。所有由你控制的ready輸出信號(hào)應(yīng)該初始化為一個(gè)安全狀態(tài)。通常如果模塊內(nèi)部有緩沖空間ready可以初始化為1表示可以接收數(shù)據(jù)如果模塊需要初始化后才能工作ready應(yīng)初始化為0。內(nèi)部的狀態(tài)機(jī)、FIFO指針、計(jì)數(shù)器必須復(fù)位到初始值。不一致的復(fù)位會(huì)導(dǎo)致系統(tǒng)一上電就出現(xiàn)虛假握手傳輸錯(cuò)誤數(shù)據(jù)甚至引發(fā)狀態(tài)機(jī)錯(cuò)誤跳轉(zhuǎn)。務(wù)必在仿真中測(cè)試復(fù)位序列并確保在釋放復(fù)位后所有接口都進(jìn)入了一個(gè)干凈的待機(jī)狀態(tài)。5. 調(diào)試實(shí)戰(zhàn)定位握手失敗的“三板斧”當(dāng)你的設(shè)計(jì)在仿真或?qū)崪y(cè)中因?yàn)槲帐謫?wèn)題卡住了可以按以下步驟排查這是我調(diào)試無(wú)數(shù)此類問(wèn)題后總結(jié)的流程第一板斧看波形定位僵持點(diǎn)。打開(kāi)仿真波形找到停滯的接口。首先看最基本的valid和ready信號(hào)是什么狀態(tài)valid1, ready0下游背壓。你需要沿著ready信號(hào)的反向路徑逐級(jí)查找是誰(shuí)拉低了ready以及為什么緩沖區(qū)滿處理忙等待外部響應(yīng)。valid0, ready1上游沒(méi)有數(shù)據(jù)。你需要沿著valid信號(hào)的正向路徑查找是誰(shuí)沒(méi)有拉高valid以及為什么前級(jí)模塊未觸發(fā)狀態(tài)機(jī)卡在某個(gè)狀態(tài)條件不滿足。valid0, ready0雙方都未就緒。這可能是正常空閑狀態(tài)也可能是死鎖的開(kāi)始。需要看之前發(fā)生了什么導(dǎo)致雙方都放棄主動(dòng)權(quán)。valid1, ready1但數(shù)據(jù)未傳輸檢查時(shí)鐘是否真的在同一個(gè)時(shí)鐘域時(shí)鐘是否有有效邊沿這是最容易被忽略的低級(jí)錯(cuò)誤。第二板斧查邏輯分析條件。定位到具體信號(hào)后找到驅(qū)動(dòng)該信號(hào)的邏輯代碼。通常是一個(gè)組合邏輯的assign語(yǔ)句或一個(gè)always塊。對(duì)于ready0列出使其為0的所有條件例如fifo_full 1,busy 1,downstream_ready 0。逐一檢查這些條件是否合理以及它們是否被意外鎖死。對(duì)于valid0同樣列出使其為1所需的條件例如data_available 1,state SEND,upstream_valid 1。檢查這些條件是否從未同時(shí)滿足。特別關(guān)注那些依賴于自身狀態(tài)或?qū)Ψ叫盘?hào)的反饋邏輯這容易形成死鎖。例如模塊A的ready取決于模塊B的ready而模塊B的ready又取決于模塊A的valid。第三板斧做隔離簡(jiǎn)化問(wèn)題。如果系統(tǒng)太復(fù)雜可以將出問(wèn)題的模塊與其上下游隔離開(kāi)用簡(jiǎn)單的測(cè)試激勵(lì)Testbench進(jìn)行驗(yàn)證。編寫(xiě)一個(gè)行為模型代替其上游持續(xù)發(fā)送數(shù)據(jù)編寫(xiě)另一個(gè)行為模型代替其下游隨機(jī)拉低ready模擬背壓。觀察你的模塊在隔離環(huán)境下的行為是否正確。這能快速確定問(wèn)題是出在該模塊內(nèi)部還是模塊間的交互上。一個(gè)典型案例我遇到過(guò)一個(gè)死鎖現(xiàn)象是valid1, ready0持續(xù)僵持。沿著ready信號(hào)查發(fā)現(xiàn)它由一個(gè)仲裁器驅(qū)動(dòng)該仲裁器有多個(gè)主設(shè)備請(qǐng)求。仲裁器的ready輸出邏輯是只有當(dāng)被選中的主設(shè)備的valid為高且下游從設(shè)備ready為高時(shí)它才輸出ready。而下游從設(shè)備的ready又依賴于其內(nèi)部一個(gè)狀態(tài)機(jī)該狀態(tài)機(jī)在等待一個(gè)外部中斷響應(yīng)而這個(gè)中斷因?yàn)槟硞€(gè)配置錯(cuò)誤永遠(yuǎn)不會(huì)到來(lái)。這就形成了一個(gè)循環(huán)依賴鏈。解決方法不是去修改握手邏輯本身而是修復(fù)了那個(gè)中斷配置。這個(gè)案例說(shuō)明握手問(wèn)題有時(shí)只是更深層次系統(tǒng)問(wèn)題的表象。6. 性能優(yōu)化與設(shè)計(jì)取舍理解了如何正確實(shí)現(xiàn)握手我們就可以聊聊如何讓它更高效。1. 寄存器時(shí)延與吞吐率的平衡如前所述插入寄存器可以提高時(shí)鐘頻率。但每一級(jí)寄存器都會(huì)增加一個(gè)周期的延遲。在低延遲要求的系統(tǒng)如實(shí)時(shí)控制環(huán)路中需要盡量減少流水線級(jí)數(shù)。這時(shí)可能需要通過(guò)邏輯優(yōu)化重定時(shí)、流水線重組來(lái)在不增加寄存器的情況下滿足時(shí)序或者接受一個(gè)較低的主頻。2. Ready信號(hào)生成路徑的優(yōu)化ready信號(hào)往往是關(guān)鍵路徑因?yàn)樗赡苡上掠文K的狀態(tài)、多個(gè)上游請(qǐng)求的仲裁結(jié)果等復(fù)雜邏輯生成。為了優(yōu)化時(shí)序提前生成如果條件允許可以提前一個(gè)周期預(yù)測(cè)ready信號(hào)。例如一個(gè)FIFO的“幾乎滿”信號(hào)可以提前計(jì)算。流水化將ready生成邏輯也進(jìn)行打拍。但這需要仔細(xì)設(shè)計(jì)因?yàn)榇蚺暮蟮膔eady信號(hào)是延遲反饋上游模塊需要能適應(yīng)這種延遲。這通常需要引入“信用”Credit機(jī)制下游提前告知上游自己有多少緩沖空間信用額上游每發(fā)送一個(gè)數(shù)據(jù)就消耗一個(gè)信用信用耗盡前可以持續(xù)發(fā)送無(wú)需等待實(shí)時(shí)ready信號(hào)。等下游回收緩沖空間后再補(bǔ)充信用給上游。AXI協(xié)議的Outstanding機(jī)制在某種程度上就是一種信用系統(tǒng)。3. Valid/Ready與數(shù)據(jù)路徑的平衡有時(shí)valid/ready握手邏輯的時(shí)序很好但數(shù)據(jù)路徑尤其是寬位寬數(shù)據(jù)的時(shí)序很差。這時(shí)可以考慮將數(shù)據(jù)路徑單獨(dú)打拍而握手控制路徑保持組合邏輯。但必須確保打拍后數(shù)據(jù)與對(duì)應(yīng)的valid信號(hào)在接收端仍然對(duì)齊。這通常需要仔細(xì)控制數(shù)據(jù)寄存器和valid信號(hào)寄存器的使能條件確保它們?cè)谕慌谋绘i存。握手協(xié)議是數(shù)字系統(tǒng)模塊間通信的基石。從簡(jiǎn)單的寄存器插入到復(fù)雜的跨時(shí)鐘域、信用流控其核心思想始終是同步化和流控。看似簡(jiǎn)單的valid和ready兩根線背后承載的是確保數(shù)據(jù)有序、無(wú)誤、高效流動(dòng)的重任。我個(gè)人的體會(huì)是每次設(shè)計(jì)一個(gè)新的數(shù)據(jù)接口花在思考和驗(yàn)證握手邏輯上的時(shí)間往往比數(shù)據(jù)通路本身還要多。但這份投入是值得的一個(gè)健壯的握手機(jī)制是系統(tǒng)穩(wěn)定運(yùn)行的壓艙石。下次當(dāng)你看到valid和ready信號(hào)在波形圖上優(yōu)雅地跳起“雙人舞”時(shí)你會(huì)知道這背后是一整套精密的邏輯在支撐。