1. 項(xiàng)目概述從“連通”到“可靠”PCB布線規(guī)則的深層邏輯剛?cè)胄挟嫲遄幽菚嚎傆X得PCB布線不就是把原理圖上的線連起來嘛軟件一拉連通了事。直到親手做的第一塊板子電源紋波大到能把單片機(jī)“吵醒”數(shù)字信號把模擬采樣搞得一塌糊涂才真正明白“連通”和“可靠”之間隔著一整套嚴(yán)謹(jǐn)?shù)囊?guī)則體系。PCB布線規(guī)則遠(yuǎn)不止是軟件里那些冷冰冰的約束條件Constraint它是一個(gè)硬件工程師將電路原理、電磁兼容、熱力學(xué)、生產(chǎn)工藝乃至成本控制在二維或三維空間里進(jìn)行綜合平衡與實(shí)現(xiàn)的藝術(shù)。它決定了你的設(shè)計(jì)是只能躺在電腦里“仿真通過”還是能變成一塊穩(wěn)定運(yùn)行、經(jīng)得起量產(chǎn)的實(shí)體產(chǎn)品。無論是用Altium Designer、Cadence Allegro還是國產(chǎn)的嘉立創(chuàng)EDA工具只是畫筆規(guī)則才是靈魂。這次我們不聊某個(gè)特定軟件的操作雖然會以AD和Allegro為例而是深入底層拆解那些通用且核心的布線規(guī)則背后的“為什么”。你會看到每一條規(guī)則的設(shè)立都對應(yīng)著一個(gè)或幾個(gè)潛在的失效模式。理解了這個(gè)你就不再是規(guī)則的被動(dòng)執(zhí)行者而是能根據(jù)項(xiàng)目需求是消費(fèi)電子還是工控是低速M(fèi)CU還是高速SerDes主動(dòng)制定和調(diào)整規(guī)則的設(shè)計(jì)者。2. 布線規(guī)則的核心維度與設(shè)計(jì)考量布線規(guī)則是一個(gè)多維度的系統(tǒng)不能孤立地看待線寬、間距等單一參數(shù)。我們需要建立一個(gè)立體的框架從電氣性能、物理實(shí)現(xiàn)和可制造性三個(gè)核心維度來拆解。2.1 電氣性能規(guī)則確保信號“說清楚話”這是規(guī)則體系的基石目標(biāo)是保證信號在傳輸過程中不失真、不干擾別人也不被別人干擾。2.1.1 阻抗控制與線寬/間距的耦合關(guān)系高速數(shù)字信號通常指上升沿時(shí)間小于信號在走線上傳輸延遲的6倍對阻抗非常敏感。我們常說的“50歐姆單端阻抗”、“100歐姆差分阻抗”不是憑空來的它由走線寬度W、走線與參考平面間的介質(zhì)厚度H、介質(zhì)的介電常數(shù)Er以及銅厚T共同決定。在疊層結(jié)構(gòu)固定的情況下線寬就成了調(diào)節(jié)阻抗的主要手段。注意很多新手會忽略銅厚的影響。1盎司35μm和0.5盎司17.5μm銅厚要達(dá)到相同阻抗所需的線寬是不同的。計(jì)算阻抗時(shí)一定要明確使用的銅厚參數(shù)。例如在常見的FR-4板材Er約4.2-4.5上表層微帶線要達(dá)到50Ω介質(zhì)厚度H為0.1mm時(shí)線寬W大約為0.18mm而如果H增加到0.2mmW就需要增加到約0.38mm。這就是為什么在布局前必須和PCB板廠確認(rèn)最終的疊層方案并用他們的參數(shù)或SI9000這類工具進(jìn)行阻抗計(jì)算再將計(jì)算出的線寬值設(shè)定為規(guī)則。在Allegro的Constraint Manager或AD的PCB Rules and Constraints里可以為網(wǎng)絡(luò)類如DDR數(shù)據(jù)線、USB差分對單獨(dú)設(shè)置寬度規(guī)則。2.1.2 間距規(guī)則不僅僅是防止短路間距規(guī)則的首要作用是電氣絕緣防止不同網(wǎng)絡(luò)間因爬電距離不足而擊穿。但在高速設(shè)計(jì)中它的意義遠(yuǎn)不止于此。串?dāng)_控制并行走線間的耦合是串?dāng)_的主要來源。串?dāng)_大小與線間距成反比與平行長度成正比。一個(gè)經(jīng)驗(yàn)法則是對于高速信號間距至少保持3倍線寬3W規(guī)則能有效減少70%以上的電場耦合增加到5W則能減少90%以上。在規(guī)則設(shè)置中可以為關(guān)鍵高速網(wǎng)絡(luò)組設(shè)置更大的“與其他對象的間距”。差分對內(nèi)部間距差分對的阻抗緊密依賴于兩條線之間的間距。這個(gè)間距必須保持恒定任何變化都會導(dǎo)致局部阻抗突變引起反射。因此差分對規(guī)則必須包含“耦合間距”約束確保在布線時(shí)兩條線始終“并肩前行”等長繞線時(shí)也要保持這個(gè)間距。2.1.3 過孔的選擇與扇出策略過孔是三維布線不可或缺的但它也是阻抗不連續(xù)和信號反射的主要來源之一。一個(gè)過孔本身會引入大約0.5-1.5pF的寄生電容和0.5-1.5nH的寄生電感對于GHz級別的信號這足以造成嚴(yán)重問題。孔徑與盤徑常規(guī)過孔如8mil/16mil足以應(yīng)對大多數(shù)中低速信號。但對于高速信號如PCIe HDMI需要用到更小尺寸的過孔如4mil/8mil來減小寄生參數(shù)。這必須與板廠的工藝能力對齊他們能鉆多小的孔。返回路徑這是最容易被忽視的要點(diǎn)。當(dāng)一個(gè)信號線通過過孔換層時(shí)它的返回電流在參考平面內(nèi)也需要一個(gè)就近的路徑換層。如果參考平面在過孔處沒有連通返回電流被迫繞遠(yuǎn)路形成一個(gè)大環(huán)路 dramatically增加輻射和電感。因此在信號過孔旁邊必須放置一個(gè)接地過孔稱為縫合孔為返回電流提供最短路徑。在BGA芯片扇出時(shí)通常采用“一個(gè)信號孔配一個(gè)地孔”的模式。扇出Fanout對于高密度BGA封裝需要在規(guī)則中預(yù)先定義好扇出樣式。例如設(shè)定從BGA焊盤引出的短線長度、過孔放置的位置是直接打在焊盤上還是用短導(dǎo)線引出后再打孔。在AD或Allegro中可以利用自動(dòng)扇出功能但務(wù)必在規(guī)則中約束好過孔類型和扇出方向避免自動(dòng)生成的結(jié)果雜亂無章。2.2 物理實(shí)現(xiàn)規(guī)則在有限空間內(nèi)“排兵布陣”當(dāng)電氣性能要求與有限的板面積相遇時(shí)就需要物理實(shí)現(xiàn)規(guī)則來統(tǒng)籌協(xié)調(diào)。2.2.1 布線拓?fù)渑c順序優(yōu)先級先布什么線后布什么線直接影響布通率和最終性能。一個(gè)通用的優(yōu)先級順序是電源路徑特別是大電流路徑如CPU核心電源、電機(jī)驅(qū)動(dòng)電源。這些路徑需要短而粗優(yōu)先保證因?yàn)樗鼈円坏┒ㄐ蜁加幂^大空間影響后續(xù)信號布線。關(guān)鍵高速信號如時(shí)鐘線、高速差分對USB、MIPI、SerDes。這些信號對路徑敏感需要優(yōu)先規(guī)劃最短、最潔凈的通道。關(guān)鍵模擬信號如高精度ADC的輸入、傳感器信號、射頻線。需要遠(yuǎn)離數(shù)字噪聲源。一般高速信號如DDR數(shù)據(jù)/地址線、普通LVDS等。低速信號和GPIO最后處理它們靈活性最高。在軟件中可以通過設(shè)置“布線優(yōu)先級”Routing Priority規(guī)則來體現(xiàn)這一點(diǎn)讓自動(dòng)布線器或自己在手動(dòng)布線時(shí)遵循這個(gè)次序。2.2.2 區(qū)域規(guī)則Room Rule的靈活運(yùn)用區(qū)域規(guī)則是進(jìn)行物理隔離的強(qiáng)大工具。你可以畫定一個(gè)區(qū)域并規(guī)定該區(qū)域內(nèi)或外的特殊規(guī)則。應(yīng)用場景1模擬數(shù)字隔離。在混合信號板上劃定一個(gè)“模擬區(qū)域”規(guī)定該區(qū)域內(nèi)所有數(shù)字信號線禁止進(jìn)入設(shè)置一個(gè)極大的間距規(guī)則如1mm同時(shí)規(guī)定模擬電源和數(shù)字電源在該區(qū)域內(nèi)不得重疊。這從物理上避免了數(shù)字噪聲通過走線耦合到模擬部分。應(yīng)用場景2BGA密集區(qū)域。在大型BGA芯片下方空間極其緊張。可以設(shè)置一個(gè)區(qū)域規(guī)則允許該區(qū)域內(nèi)使用更小的線寬如3mil和更小的過孔如4mil/8mil并縮小默認(rèn)間距以實(shí)現(xiàn)高密度扇出和布線。區(qū)域外則恢復(fù)為常規(guī)規(guī)則。應(yīng)用場景3板邊和接口區(qū)域。規(guī)定板邊一定范圍內(nèi)如1mm禁止布線或禁止放置過孔為拼板、V-CUT和機(jī)械安裝留出安全距離。2.2.3 封裝與焊盤出線規(guī)范從IC焊盤引出的第一段線如何處理很有講究。避免直角出線從矩形焊盤中心出線時(shí)應(yīng)呈45度或圓弧過渡避免從焊盤角落直接90度出線。直角在高速下相當(dāng)于一個(gè)容性負(fù)載而且不利于生產(chǎn)時(shí)的蝕刻容易造成“酸角”acid trap導(dǎo)致該處銅箔過度腐蝕變細(xì)。淚滴Teardrop在走線與焊盤或過孔的連接處添加淚滴可以加強(qiáng)機(jī)械連接強(qiáng)度防止因鉆孔對位偏差或熱應(yīng)力導(dǎo)致連接處斷裂。對于經(jīng)常插拔的連接器焊盤、測試點(diǎn)過孔強(qiáng)烈建議添加淚滴。在AD或Allegro中都可以全局或針對特定網(wǎng)絡(luò)啟用此功能。2.3 可制造性DFM與可裝配性DFA規(guī)則為生產(chǎn)保駕護(hù)航設(shè)計(jì)再完美如果工廠做不出來或貼片良率低也是白費(fèi)。這部分規(guī)則是連接設(shè)計(jì)與生產(chǎn)的橋梁。2.3.1 基于工藝能力的規(guī)則設(shè)定這是DFM的核心。你必須清楚合作板廠的“工藝邊距”Process Capability。最小線寬/線距這是底線。常規(guī)工藝可能是4mil/4mil高級工藝可以做到3mil/3mil甚至2mil/2mil。你的設(shè)計(jì)規(guī)則必須大于等于這個(gè)值并留有一定余量如增加0.5-1mil。永遠(yuǎn)不要挑戰(zhàn)板廠的極限值那會顯著增加成本和不良率。最小孔徑與環(huán)寬孔徑指鉆孔直徑環(huán)寬Annular Ring指焊盤直徑減去孔徑后的一半。例如一個(gè)8mil的孔打在16mil的焊盤上環(huán)寬就是(16-8)/24mil。板廠對最小環(huán)寬有要求如4mil以確保鉆孔偏差時(shí)仍有足夠的銅環(huán)保證電氣連接。規(guī)則中需要同時(shí)約束過孔的最小孔徑和最小焊盤直徑。絲印與阻焊規(guī)則絲印字符的線寬不能太細(xì)建議0.15mm高度不能太小建議1mm否則印刷不清。阻焊橋Solder Mask Bridge是防止焊盤間連錫的關(guān)鍵對于密腳IC如QFP需要確保阻焊層能在引腳間成功“架橋”這要求焊盤間的阻焊層寬度大于板廠能力通常4mil。在規(guī)則中可以設(shè)置阻焊層對焊盤的收縮量Solder Mask Expansion對于密集區(qū)域可能需要減小甚至設(shè)置為負(fù)值讓阻焊層開窗比焊盤小來保證阻焊橋。2.3.2 為裝配考慮的規(guī)則元件間距不僅僅是防止電氣短路。要考慮到貼片機(jī)的吸嘴尺寸、返修工具的操作空間。通常同類元件間距應(yīng)大于0.3mm元件與板邊距離大于1mm如果有導(dǎo)軌則需更大。對于高大的電解電容、電感周圍要留出足夠空間避免與鄰近元件干涉。測試點(diǎn)Test Point規(guī)則如果產(chǎn)品需要在線測試ICT必須在設(shè)計(jì)階段就加入測試點(diǎn)。規(guī)則需要規(guī)定測試點(diǎn)的最小直徑通常0.8mm、與其他元件/走線的間距1mm并最好將其分配到一個(gè)獨(dú)立的網(wǎng)絡(luò)類方便統(tǒng)一管理和在絲印層添加標(biāo)記。散熱與焊接考慮對于發(fā)熱大的元件如LDO、MOSFET其焊盤或散熱焊盤Thermal Pad的連接不能全用實(shí)心銅皮連接否則焊接時(shí)熱量散失太快容易導(dǎo)致虛焊。應(yīng)該使用“熱風(fēng)焊盤”Thermal Relief連接方式即用幾根細(xì)的“輻條”連接在電氣連通的同時(shí)增加熱阻。在元件封裝庫中就要定義好并在PCB的敷銅規(guī)則中設(shè)置對于焊盤連接方式為“Relief Connect”。3. 規(guī)則的具體實(shí)施與軟件操作要點(diǎn)理解了規(guī)則背后的道理我們來看看如何在主流EDA工具中將其落地。這里以思路為主具體菜單可能因版本而異。3.1 規(guī)則體系的層級化建立不要把所有規(guī)則都設(shè)為全局默認(rèn)。一個(gè)清晰的、層級化的規(guī)則體系能極大提高設(shè)計(jì)效率和可靠性。全局默認(rèn)規(guī)則Default設(shè)定最寬松的、符合板廠基本工藝要求的規(guī)則。例如最小線寬5mil最小間距5mil過孔尺寸10mil/20mil。這是所有對象未特殊指定時(shí)遵循的底線。對象類規(guī)則Class-Based這是最常用的規(guī)則組織方式。網(wǎng)絡(luò)類Net Class將DDR數(shù)據(jù)線、地址線、時(shí)鐘線、USB差分對、電源網(wǎng)絡(luò)等分別歸類。然后為每個(gè)網(wǎng)絡(luò)類設(shè)置特定的線寬、間距、拓?fù)洹⑦^孔類型。例如為“Power_5V”類設(shè)置線寬20mil為“USB_Diff_Pair”類設(shè)置差分線寬/間距和阻抗控制規(guī)則。元件類Component Class將所有的去耦電容、BGA芯片、連接器分別歸類。可以為“Decap”類設(shè)置特殊的靠近IC的放置規(guī)則為“Connector”類設(shè)置板邊固定距離規(guī)則。區(qū)域規(guī)則Room/Rule Area如前所述用于局部特殊規(guī)則。其優(yōu)先級通常高于對象類規(guī)則。個(gè)別對象規(guī)則Individual Rule針對某個(gè)特定網(wǎng)絡(luò)或元件的終極規(guī)則優(yōu)先級最高。慎用以免規(guī)則體系過于復(fù)雜難以管理。在AD中通過Design - Rules打開規(guī)則管理器你可以看到清晰的層級樹。在Allegro的Constraint Manager中通過Worksheet視圖可以更電子表格式地管理和查看所有網(wǎng)絡(luò)、引腳對的規(guī)則狀態(tài)。3.2 關(guān)鍵規(guī)則參數(shù)設(shè)置詳解以幾個(gè)最關(guān)鍵的規(guī)則為例說明設(shè)置時(shí)的思考過程。3.2.1 差分對規(guī)則設(shè)置創(chuàng)建差分對在原理圖中用差分對指示符標(biāo)注或在PCB中手動(dòng)選擇兩條網(wǎng)絡(luò)創(chuàng)建。設(shè)置物理參數(shù)在規(guī)則中找到差分對設(shè)置。核心參數(shù)Min Width,Preferred Width,Max Width通常三者設(shè)為相同值即我們計(jì)算出的目標(biāo)線寬如5mil。Min Gap,Preferred Gap,Max Gap設(shè)為計(jì)算出的差分間距如5.5mil。這個(gè)間距是兩條線邊緣到邊緣的距離。Tolerance允許的線寬和間距誤差通常設(shè)1-2mil。設(shè)置電氣參數(shù)Allegro更突出Uncoupled Length允許差分對在端部或過孔處暫時(shí)分開的最大長度。這個(gè)值要盡量小通常設(shè)為線寬的幾倍。Phase Tolerance等長容差。對于USB2.0可能要求10mil對于PCIe Gen3可能要求1mil。這需要根據(jù)協(xié)議和仿真來確定。布線操作啟用差分對布線模式后軟件會自動(dòng)維持你設(shè)定的線寬和間距并顯示兩條線之間的長度差方便你進(jìn)行蛇形繞線Tuning來匹配等長。3.2.2 等長規(guī)則設(shè)置針對DDR、高速總線等長的目的是保證一組信號同時(shí)到達(dá)接收端而非絕對長度一致。創(chuàng)建匹配組Match Group將需要等長的網(wǎng)絡(luò)如DDR的8根數(shù)據(jù)線D0-D7加入一個(gè)匹配組。設(shè)置目標(biāo)與容差Target目標(biāo)長度。通常設(shè)為組內(nèi)最長的那個(gè)“基準(zhǔn)網(wǎng)絡(luò)”的長度或者手動(dòng)設(shè)定一個(gè)值。也可以設(shè)為T型拓?fù)渲蟹种c(diǎn)的長度。Tolerance容差。例如±5mil。這意味著組內(nèi)所有網(wǎng)絡(luò)長度必須在目標(biāo)長度±5mil的范圍內(nèi)。繞線策略軟件會實(shí)時(shí)顯示每根線的長度與目標(biāo)的差值。你需要通過添加蛇形線Serpentine來增加短線長度。蛇形線的振幅Amplitude和間隙Gap有講究振幅通常為3-5倍線寬間隙為2倍線寬以避免自耦合。繞線應(yīng)在信號路徑的末端或拓?fù)浣Y(jié)構(gòu)的分支后進(jìn)行避免在靠近驅(qū)動(dòng)端繞線。3.2.3 敷銅鋪銅規(guī)則設(shè)置敷銅不是簡單的把空白處填滿銅皮規(guī)則設(shè)置不當(dāng)會引入新問題。連接方式Connect StyleRelief Connect熱風(fēng)連接用于焊盤連接。通過幾條細(xì)導(dǎo)線輻條連接防止散熱過快。需設(shè)置導(dǎo)線寬度如10mil和數(shù)量通常4條。Direct Connect直接連接用于過孔連接。全連接導(dǎo)電性好。No Connect不連接用于需要絕緣的情況。敷銅與對象間距這是關(guān)鍵必須為敷銅設(shè)置一個(gè)大于等于布線間距的規(guī)則。例如布線間距是5mil敷銅與其他對象的間距至少設(shè)為5mil通常設(shè)為8-10mil更安全確保即使敷銅有偏差也不會短路。特別注意敷銅與板框Board Outline的間距通常設(shè)為20-40mil為機(jī)械加工留出余量。敷銅網(wǎng)格Grid與去除死銅Remove Dead Copper對于低速板實(shí)心敷銅Solid即可。對于高速或射頻板有時(shí)會采用網(wǎng)格敷銅Hatched以減小銅皮因熱脹冷縮產(chǎn)生的應(yīng)力并降低對高頻信號的寄生電容效應(yīng)。一定要勾選“移除死銅”即移除那些沒有連接到指定網(wǎng)絡(luò)通常是GND的孤立銅皮它們是天線的理想形狀會加劇EMI輻射。3.3 設(shè)計(jì)規(guī)則檢查DRC的實(shí)戰(zhàn)化運(yùn)用DRC不是設(shè)計(jì)結(jié)束后的“期末考試”而應(yīng)該是貫穿始終的“隨堂測驗(yàn)”。實(shí)時(shí)DRCOnline DRC務(wù)必在布線過程中全程開啟。任何違反規(guī)則的操作如間距太小、線寬不符都會被立即高亮顯示通常為綠色強(qiáng)迫你即時(shí)修正。這能避免錯(cuò)誤累積到最后積重難返。批處理DRCBatch DRC在關(guān)鍵節(jié)點(diǎn)布局完成、布線完成、出圖前運(yùn)行一次全面的檢查。不僅要檢查電氣規(guī)則間距、線寬還要檢查制造規(guī)則最小環(huán)寬、絲印上焊盤、阻焊橋、裝配規(guī)則元件間距、高度干涉。DRC報(bào)告解讀不要被密密麻麻的報(bào)錯(cuò)嚇到要學(xué)會分類處理。必須修正的錯(cuò)誤Error如短路、未連接、違反最小間距。零容忍。可以審閱的警告Warning如絲印靠近焊盤、銅皮孤島。需要逐一確認(rèn)是否真的有問題。例如一個(gè)用于散熱的孤立銅皮雖然DRC報(bào)“死銅”警告但它是故意保留的就可以忽略或設(shè)置例外規(guī)則。設(shè)置規(guī)則例外Rule Waiver對于某些經(jīng)過深思熟慮的、故意違反規(guī)則的情況比如為了繞線某處間距臨時(shí)縮小了0.2mil但在工藝允許范圍內(nèi)可以在該處添加一個(gè)規(guī)則例外標(biāo)記讓DRC不再報(bào)告此違例。但這必須慎用并做好文檔記錄。4. 高級場景與特殊規(guī)則應(yīng)對當(dāng)電路板從簡單的單片機(jī)系統(tǒng)走向高速、高密、高功率系統(tǒng)時(shí)常規(guī)規(guī)則就需要進(jìn)行專項(xiàng)升級。4.1 高速數(shù)字電路如DDR4/5 PCIe的規(guī)則強(qiáng)化對于這類信號規(guī)則的核心從“連通”轉(zhuǎn)向“信號完整性SI”。拓?fù)浣Y(jié)構(gòu)預(yù)先規(guī)劃在布線之前就要在規(guī)則或原理圖中定義好信號的拓?fù)洹＠鏒DR4地址/命令線采用Fly-By拓?fù)淠敲淳托枰诩s束管理器中設(shè)置好T型點(diǎn)Tap點(diǎn)的位置和各個(gè)支線的長度關(guān)系支線要盡可能短。嚴(yán)格的時(shí)序驅(qū)動(dòng)規(guī)則相對等長Relative Propagation Delay比絕對等長更精細(xì)。例如規(guī)定DQS信號與對應(yīng)的數(shù)據(jù)組DQ之間的長度差在±10mil內(nèi)。這需要設(shè)置“信號組”Signal Group和組內(nèi)信號的相對延遲約束。最大/min長度約束防止信號線過長導(dǎo)致衰減過大或過短導(dǎo)致串?dāng)_加劇。根據(jù)芯片手冊和仿真結(jié)果設(shè)定。參考平面完整性規(guī)則規(guī)定關(guān)鍵高速信號線下方必須有一個(gè)完整、無分割的參考平面通常是GND。在規(guī)則中可以設(shè)置禁止在關(guān)鍵信號線的投影區(qū)域內(nèi)進(jìn)行平面層分割或者禁止在附近放置其他信號的過孔造成參考平面不連續(xù)。串?dāng)_規(guī)則Crosstalk Rule可以設(shè)置更復(fù)雜的串?dāng)_約束例如規(guī)定任何兩個(gè)特定網(wǎng)絡(luò)類如一組高速數(shù)據(jù)線之間的并行長度不得超過某個(gè)值如100mil或者它們之間的邊到邊間距必須大于某個(gè)值如4倍線寬。4.2 模擬與射頻電路的規(guī)則隔離模擬/RF電路對噪聲極其敏感規(guī)則的核心是“隔離與純凈”。物理隔離區(qū)域如前所述使用區(qū)域規(guī)則嚴(yán)格劃分模擬區(qū)和數(shù)字區(qū)。兩個(gè)區(qū)域的電源和地在單點(diǎn)連接之前必須完全分開。“無過孔”區(qū)域規(guī)則對于關(guān)鍵模擬走線如高阻抗節(jié)點(diǎn)、RF傳輸線可以設(shè)置其下方禁止任何其他層的走線穿過也禁止在走線附近打任何無關(guān)的過孔防止通過寄生電容耦合噪聲。射頻傳輸線規(guī)則對于50Ω RF線如天線饋線必須進(jìn)行嚴(yán)格的阻抗控制。這通常意味著使用表層微帶線并精確計(jì)算線寬。規(guī)則中需將其設(shè)為一個(gè)獨(dú)立的網(wǎng)絡(luò)類并鎖定線寬。同時(shí)要求其兩側(cè)和下方第二層有連續(xù)的接地銅皮且周圍打上一排接地過孔形成“地墻”來屏蔽輻射。電源去耦電容的專屬規(guī)則為去耦電容網(wǎng)絡(luò)類設(shè)置“必須靠近IC電源引腳放置”的規(guī)則并約束其回流地過孔必須緊貼電容接地焊盤形成最小回流環(huán)路。4.3 大電流與電源完整性PI規(guī)則當(dāng)電流達(dá)到安培級時(shí)規(guī)則的核心是“載流與壓降”。線寬與電流的定量計(jì)算不能憑感覺。使用IPC-2152標(biāo)準(zhǔn)或在線計(jì)算器根據(jù)溫升要求如10°C、銅厚1oz/2oz、走線所在層外層散熱好載流能力更強(qiáng)來計(jì)算最小線寬。例如在1oz外層10°C溫升下承載3A電流需要約60mil的線寬。將這個(gè)計(jì)算結(jié)果直接設(shè)為電源網(wǎng)絡(luò)的線寬規(guī)則。多通道與敷銅載流對于超大電流5A單層走線可能過寬。規(guī)則應(yīng)允許或鼓勵(lì)使用多層、多走線并聯(lián)或者直接使用大面積敷銅Polygon Pour來承載電流。敷銅規(guī)則中要設(shè)置足夠大的連接線寬如40mil連接到焊盤。電源路徑的過孔數(shù)量規(guī)則一個(gè)過孔的載流能力有限通常一個(gè)10mil/20mil的過孔約能承載1A。對于大電流路徑需要規(guī)則來約束從電源芯片到負(fù)載的路徑上必須使用足夠數(shù)量的過孔陣列。例如可以設(shè)置一個(gè)規(guī)則對于“Power_12V”網(wǎng)絡(luò)任何兩個(gè)不同層之間的連接必須至少使用3個(gè)過孔。直流壓降分析DC Drop Analysis高級EDA工具如Allegro的Power Integrity工具可以進(jìn)行直流壓降仿真。你可以基于仿真結(jié)果在壓降過大的區(qū)域如遠(yuǎn)端設(shè)置規(guī)則要求加寬走線或增加過孔然后重新布線迭代優(yōu)化。5. 規(guī)則管理、驗(yàn)證與迭代的心得規(guī)則不是一次性設(shè)置就高枕無憂的。一個(gè)好的PCB設(shè)計(jì)流程中規(guī)則是動(dòng)態(tài)演進(jìn)和嚴(yán)格驗(yàn)證的。5.1 規(guī)則模板的建立與復(fù)用對于公司或經(jīng)常從事類似項(xiàng)目如都是ARM核心板、都是電機(jī)驅(qū)動(dòng)板的個(gè)人建立規(guī)則模板是提升效率的關(guān)鍵。將驗(yàn)證過的、針對特定工藝和典型電路的規(guī)則集包括線寬、間距、過孔、阻抗、區(qū)域等保存為模板文件.rul文件或約束文件。在新項(xiàng)目開始時(shí)直接導(dǎo)入再根據(jù)本項(xiàng)目特殊需求進(jìn)行微調(diào)能避免重復(fù)勞動(dòng)和低級錯(cuò)誤。5.2 與板廠和SI工程師的協(xié)同規(guī)則不是閉門造車。在項(xiàng)目初期就應(yīng)將初步的疊層設(shè)計(jì)和關(guān)鍵規(guī)則如目標(biāo)阻抗、最小線寬/間距發(fā)給備選板廠進(jìn)行工藝確認(rèn)。他們的反饋可能讓你調(diào)整疊層順序或放寬某些規(guī)則以降低成本。 對于復(fù)雜高速設(shè)計(jì)在規(guī)則制定階段最好能有信號完整性SI工程師介入他們可以通過仿真如HyperLynx、ADS來驗(yàn)證你設(shè)定的等長容差、拓?fù)浣Y(jié)構(gòu)是否合理并給出更精確的規(guī)則建議比如“這對差分線的長度差必須控制在2mil以內(nèi)而不是通用的5mil”。5.3 利用規(guī)則進(jìn)行團(tuán)隊(duì)協(xié)作與設(shè)計(jì)審查在多人協(xié)作的項(xiàng)目中統(tǒng)一的規(guī)則文件是保證設(shè)計(jì)風(fēng)格一致、避免合并沖突的基礎(chǔ)。所有成員在同一套規(guī)則下工作DRC報(bào)告才有意義。 在設(shè)計(jì)評審時(shí)審查規(guī)則本身也是一項(xiàng)重要內(nèi)容。可以問電源線寬的計(jì)算依據(jù)是什么這個(gè)間距是否考慮了生產(chǎn)公差高速信號的返回路徑是否連續(xù)這些問題的答案就藏在規(guī)則的細(xì)節(jié)里。5.4 從DRC錯(cuò)誤中學(xué)習(xí)與規(guī)則優(yōu)化每次DRC報(bào)出的錯(cuò)誤和警告尤其是那些反復(fù)出現(xiàn)的、或者因?yàn)椤疤厥馇闆r”而添加了大量例外的違例都是優(yōu)化規(guī)則體系的契機(jī)。思考這個(gè)例外是否具有普遍性是否應(yīng)該為此類情況建立一條新的、更精確的規(guī)則通過不斷復(fù)盤你的規(guī)則庫會越來越完善越來越能預(yù)防問題于未然。布線規(guī)則的世界沒有“銀彈”它是在一系列相互制約的因素性能、成本、面積、工期中尋找最優(yōu)解的過程。最深刻的體會是規(guī)則的價(jià)值不在于限制創(chuàng)造力而在于為創(chuàng)造力提供一個(gè)可靠且高效的邊界。當(dāng)你真正吃透每一條規(guī)則背后的物理意義和工程考量你手中的EDA軟件就不再是一個(gè)簡單的連線工具而是一個(gè)能將抽象電路思想轉(zhuǎn)化為堅(jiān)實(shí)物理現(xiàn)實(shí)的強(qiáng)大武器。每一次嚴(yán)謹(jǐn)?shù)囊?guī)則設(shè)置都是對產(chǎn)品可靠性的一份無聲承諾。